| Optimisasi Kendali Loop Filter PLL Untuk Mengurang Waktu Tunda Menggunakan Algoritma Genetika Pada Penerapan Inverter Terhubung Jaringan Satu Fase | |
|---|---|
| Pernyataan Tanggungjawab | |
| Pengarang | Kristanto, Johan Atven - Personal Name Firmansyah, Eka - Personal Name Wijaya, F. Danang - Personal Name |
| Edisi | |
| No. Panggil | TS 1650 REG-2019 S2 |
| ISBN/ISSN | TSR 01650 |
| Subyek | |
| Klasifikasi | TS |
| Judul Seri | |
| GMD | Tesis REGULER |
| Bahasa | Indonesia |
| Penerbit | Jurusan Teknik Elektro Dan Teknologi Informasi FT UGM |
| Tahun Terbit | 2019 |
| Tempat Terbit | Yogyakarta |
| Deskripsi Fisik | xvi + 86 hal, ill, 30 cm |
| Info Detil Spesifik | |
| Lampiran Berkas | LOADING LIST... |
| Ketersediaan | LOADING LIST... |
